正反器

正反器（英語：Flip-flop, FF），中國大陸譯作「觸發器」、臺灣及香港譯作「正反器」，是一種具有兩種穩態的用於儲存的元件，可記錄二進制數碼訊號「1」和「0」。正反器是一種雙穩態多諧振盪器（bistable multivibrator）。該電路可以通過一個或多個施加在控制輸入端的訊號來改變自身的狀態，並會有1個或2個輸出。正反器是構成序向邏輯電路以及各種複雜數碼系統的基本邏輯單元。正反器和鎖存器是在電腦、通訊和許多其他類型的系統中使用的數碼電子系統的基本組成部分。

正反器的線路圖由邏輯門組合而成，其結構均由SR鎖存器衍生而來（廣義的正反器包括鎖存器）。正反器可以處理輸入、輸出訊號和時序脈波（CK）之間的相互影響。這裏的正反器特指flip-flop，flip-flop一詞主要是指具有兩個狀態相互翻轉，例如程式語言中使用flip-flop buffer（翻譯作雙緩衝）^{[來源請求]}。

正反器的種類

正反器可以分成幾種常見的類型： SR （設置－重設，"set-reset"）, D （數據或延遲，"data" or "delay"^[1]）, T（反轉，"toggle"），和JK。以上類型的正反器皆可用特徵方程，以現有的輸入、輸出訊號（Q），導出下個（即下個時鐘脈衝的）輸出（ $Q next$ ）。

RS正反器

基本RS正反器又稱SR鎖存器，是正反器中最簡單的一種，也是各種其他類型正反器的基本組成部分。兩個與非門或或非門的輸入端輸出端進行交叉耦合或首尾相接，即可構成一個基本RS正反器。

當R與S皆為低電位，回授會讓Q與Q（Q的反相）保持於一個固定的狀態。當S（Set）為高電位，R（Reset）為低電位時，輸出Q會被強制設置為高電位；相反的，當S為低電位，R為高電位時，輸出Q會被強制設置為低電位。

SR鎖存器運算^[2]
狀態轉移表				激發表
S	R	Q_next	動作	Q	Q_next	S	R
0	0	Q	保持	0	0	0	X
0	1	0	重設	0	1	1	0
1	0	1	設置	1	0	0	1
1	1	X	不允許的輸入	1	1	X	0

特徵方程為 $Q_{next}=S+{\overline {R}}Q$ ，且RS=0。

D正反器

D正反器有一個輸入、一個輸出和一個時脈輸入，當時脈由0轉為1時，輸出的值會和輸入的值相等。此類正反器可用於防止因為雜訊所帶來的錯誤，以及通過管線增加處理數據的數量。

$Q_{next}=D$

真值表如下:

D	CK	Q	Q_next
0	↑	X	0
1	↑	X	1
X	0(1)	0	0
X	0(1)	1	1

JK正反器

JK正反器的名稱來源不明。

JK正反器設有兩個輸入，其輸出的值由以下的算式來決定。

$Q_{next}=J{\overline {Q}}+{\overline {K}}Q$ ^[3]

JK正反器和正反器中最基本的RS正反器結構相似，其區別在於，RS正反器不允許R與S同時為1，而JK正反器允許J與K同時為1。當J與K同時變為1的同時，輸出的值狀態會反轉。也就是說，原來是0的話，變成1；原來是1的話，變成0。

對應表如下:

JK正反器運算^[4]
狀態轉移表					激發表
J	K	CK	動作	Q_next	Q	Q_next	動作	J	K
0	0	↑	保持	Q	0	0	不變	0	X
0	1	↑	重設	0	0	1	設置	1	X
1	0	↑	設置	1	1	0	重設	X	1
1	1	↑	反轉	Q	1	1	不變	X	0
X	X	0(1)	保持	Q

T正反器

T正反器（Toggle Flip-Flop，or Trigger Flip-Flop）設有一個輸入和輸出，當時脈由0轉為1時：如果輸入端T為1，則輸出端的狀態Q發生反轉；如果輸入端T為0，則輸出端的狀態Q保持不變。把JK正反器的J和K輸入點連接在一起，即構成一個T正反器。

因此T觸發器的算式為：

$Q_{next}={\overline {T}}Q+T{\overline {Q}}=Q\oplus T$

T正反器運算^[4]
狀態轉移表				激發表
$T$	$Q$	$Q_{\rm {next}}$	動作	$Q$	$Q_{\rm {next}}$	$T$	動作
0	0	0	保持（無上升沿）	0	0	0	不變
0	1	1	保持（無上升沿）	1	1	0	不變
1	0	1	反轉	0	1	1	反相
1	1	0	反轉	1	0	1	反相

同步正反器

在一個較為複雜的數碼系統中，需要多個正反器翻轉時間同步，這時候需要附加門控電路而構成同步正反器。

主從正反器

為了防止空翻現象對正反器實際工作的影響，主從結構正反器被研製出來。

主從RS正反器

它由兩個同步RS正反器以及一個反相器所構成。

主從JK正反器

由於主從RS正反器對輸入訊號有所約束（R跟S不能同時為1），又開發出了主從JK正反器。

時序考量

建立時間（setup time）是指數據在被採樣時鐘邊沿採樣到之前，需保持穩定的最小時間。
維持時間（hold time）是指數據在被採樣時鐘邊沿採樣到之後，需保持穩定的最小時間。

在正反器的數據手冊一般會標示元件的建立時間（t_su）及維持時間（t_h），一般會是以納秒（ns）為單位，有些先進的正反器可以到數百皮秒（ps）。若數據及控制輸入從採樣時鐘邊沿之前就維持定值，且時間超過建立時間，在採樣時鐘邊沿之後就維持定值，且時間也超過維持時間，可以避免正反器的亞穩態（英語：metastability）現象。

參見

參考資料

^ Shiva, Sajjan G. Computer design and architecture 3rd. CRC Press. 2000: 81. ISBN 978-0-8247-0368-4.
^ Roth, Charles H. Jr. "Latches and Flip-Flops." Fundamentals of Logic Design. Boston: PWS, 1995. Print.
^ M Morris Mano, Michael D Ciletti. Digital design: With an Introduction to the Verilog HDL. 培生教育. 2013: 第216頁. ISBN 9780273764526.
^ ^4.0 ^4.1 Mano, M. Morris; Kime, Charles R. Logic and Computer Design Fundamentals, 3rd Edition. Upper Saddle River, NJ, USA: Pearson Education International. 2004: pg283. ISBN 0-13-191165-1.

Hwang, Enoch. Digital Logic and Microprocessor Design with VHDL. Thomson. 2006 [2010-02-22]. ISBN 0-534-46593-5. （原始內容存檔於2008-10-12）.
Salman, E., Dasdan, A., Taraporevala, F., Kucukcakar, K., Friedman, E. Pessimism Reduction in Static Timing Analysis Using Interdependent Setup and Hold Times. Proc. of Int. Symp. on Quality Electronic Design (ISQED): 159–164. 2006. (This paper explains the interdependence of setup time, hold time, and clock-to-q delay and shows how to use it for pessimism reduction in static timing analysis.)
Schulz, Klaus-E. Ideal pulse circuit without RC-combination and non-clocked JK flip-flops (look discussion) (PDF). 2007. ^{[永久失效連結]}
Michael Keating, Pierre Breacaud. 片上系统——可重用设计方法学（第二版）（英文名：Reuse Methodology Manual for System-on-a-Chip Designs, Third Edition）. 北京: 電子工業出版社. 2004. ISBN 7-5053-9338-3.

外部連結

FlipFlop Hierarchy, shows interactive flipflop circuits.
The J-K Flip-Flop （頁面存檔備份，存於互聯網檔案館）

[1] Shiva, Sajjan G. Computer design and architecture 3rd. CRC Press. 2000: 81. ISBN 978-0-8247-0368-4.

[2] Roth, Charles H. Jr. "Latches and Flip-Flops." Fundamentals of Logic Design. Boston: PWS, 1995. Print.

[3] M Morris Mano, Michael D Ciletti. Digital design: With an Introduction to the Verilog HDL. 培生教育. 2013: 第216頁. ISBN 9780273764526.

[manokime-4] 4.0 ^4.1 Mano, M. Morris; Kime, Charles R. Logic and Computer Design Fundamentals, 3rd Edition. Upper Saddle River, NJ, USA: Pearson Education International. 2004: pg283. ISBN 0-13-191165-1.

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閱論編數碼電路
概念	數碼訊號布林代數開關組合邏輯電路序向邏輯電路同步非同步真值表卡諾圖有限狀態機米利機摩爾機
硬件模組	邏輯門與或非同與非或非異或同或蘊含 TTL 74190 CMOS 加法器乘法器編碼器譯碼器數據多工器鎖存器暫存器正反器 RS D JK T 儲存裝置 ROM RAM 模擬數碼轉換器數碼模擬轉換器
IC、VLSI	客製化程度（半、全） PLD PAL PLA GAL CPLD FPGA ASIC 設計驗證電子設計自動化（EDA）硬件描述語言 Verilog VHDL 邏輯綜合硬件驗證語言 SystemVerilog